【大.纪.元;5月17日报导】（中央社记者陈永昌台北十七日电）台积电今天表示，台积电今年第一场技术研讨会在美西时间五月十七日在美国硅谷举行，会中来自全球数百家客户近两千名代表热烈参与、交流。台积电在会中宣布65奈米低耗电量(Low Power)制程技术已经完全通过验证，正式宣告65奈米制程技术迈入量产。

台积电表示，目前已有许多客户产品使用台积电最新的65奈米低耗电量制程技术量产。这项制程提供客户具备更高的整合性、更好的晶片效能以及将耗电量降至最低可能的创新电源管理技术等优势。

此外，台积电透过设计支援产业生态环境 (DesignSupport Ecosystem)，提供符合可制造性设计 (DFM,Design for Manufacturing)的65奈米晶片设计相关产品与服务、设计参考流程6.0版 (Reference Flow 6.0)以及台积电自行开发与合作伙伴开发，经过制程验证的元件资料库及硅智财，来协助客户进行65奈米产品的设计及量产。

台积电总经理暨总执行长蔡力行表示，台积电再度领先专业积体电路制造服务领域，率先将摩尔定律推进至65奈米世代。65奈米制程技术为各种不同市场应用的客户生产高度整合、尺寸极小以及低耗电量的产品。由于在先进的12吋晶圆上生产，可以快速量产，并为客户提供进一步巩固其市场领导地位的绝佳机会。

台积电的65奈米制程技术已经连续第三代并采用铜制程及低介电质技术。制程使用九层金属连线，运作电压为1伏特或1.2伏特，输入/输出电压为1.8伏特、2.5伏特或3.3伏特。与先前一代的90奈米制程技术相较，65奈米制程技术的标准元件密度增为两倍；六电晶体存取记忆体 (6T SRAM)以及嵌入式单晶体动态随机存取记忆体 (1T embedded DRAM)的元件面积亦显著缩小。

此外，台积电提供混合信号制程及射频制程以支援类比及无线产品应用；提供嵌入式高密度记忆体制程支援逻辑及记忆体制程整合；另外也提供电子熔线(electrical fuse)制程，来满足客户晶片加密的需求。

台积电今年在美国举办的技术研讨会分别于美国时间5月17日在加州圣荷西、5月19日在德州奥斯汀以及5月25 日在麻塞诸塞州波士顿举行。此外，今年内台积电也将陆续在台湾、日本及欧洲等地举办技术研讨会。有意参加任一技术研讨会者，可到台积电网站(www.tsmc.com) 首页报名。