【大.纪.元;2026年06月27日讯】6月17日，美国半导体研究机构SemiAnalysis对华为最新智能手机Mate 80 Pro Max搭载的麒麟9030芯片进行拆解分析后发现：中芯国际N+3工艺（第三代7nm类工艺）的金属布线间距（Metal Pitch）为32.5nm，比英特尔已量产的18A产品（布线间距为36nm）窄约10%。

从这个单一布线间距指标来看，中芯国际实现了比英特尔最新芯片更窄的布线间距。这一数据公布后，被多家大陆媒体广泛报导，并出现“无EUV的技术新突破”、“最新工艺超越英特尔”，以及“实现工艺端对华为韬（τ）定律的支撑”等标题，迅速引发热议。

然而，这并不等于中芯国际的整体工艺已超越英特尔。半导体先进制程并不是只看一个数字，通常要比较多个核心指标：如晶体管密度、功耗、性能、良率、制造成本、光刻技术、量产能力等。在这些关键指标上，其与英特尔仍存在明显差距。

根据SemiAnalysis的数据，中芯国际N+3的单位面积晶体管数量为1.134亿个，略高于台积电成熟的N6（1.077亿个），但远低于英特尔18A（2.38亿个）。由于美国的出口管制，中芯国际无法购买到荷兰ASML最先进的EUV设备，只能依赖上一代DUV设备进行生产。

中芯国际N+3与英特尔18A关键指标比较（来自官网，笔者整理）

中芯国际在N+3工艺上为了实现当前晶体管密度，不得不采用变通方案：每个晶体管采用两个鳍片，来弥补单鳍片驱动能力不足问题；触点直接位于有源栅极上方，从而提升局部布线密度；单元之间采用单扩散断点，进一步压缩标准单元面积，硬挤出更高的密度。

在没有EUV光刻机的情况下，为了能达到更小的线宽，中芯国际还大量采用了SAQP等多重曝光技术。这使得关键层的掩膜数量和工艺步骤大幅增加（部分层级曝光次数可达4次以上），工艺流程要比EUV成熟路线复杂得多。

该方案带来显著的系统性代价：制造步骤更多、成本更高、良率更难控制、产能扩张困难、难以持续缩小制程节点。这种“以复杂度换密度”的路线，边际效应递减明显，每往前推进一代，所需补偿措施都会指数级增加，物理极限和经济性迅速恶化。

拆解结果显示，虽然中芯国际的金属间距比英特尔18A量产产品更紧凑，但整体晶体管密度仍落后约38%，因此综合工艺水平并未超过18A。中芯国际N+3大致介于国际主流6nm—7nm水平之间，而英特尔18A相当于台积电2nm（N2）工艺。

根据英特尔的公开数据，与Intel 3相比，18A工艺在同功耗下性能可提升最高约18%，同性能下功耗可降低约38%，芯片密度提升约30%。这些指标既反映了18A相对上一代的代际进步，也体现出其在性能、能效与密度方面的设计追求。

而事实上，18A工艺支持的最小金属间距可达32nm。英特尔之所以放宽这个间距，其设计思路是为了通过PowerVia将电源从晶圆背面导入，腾出正面金属层用于信号布线。这样做可以提高约10%的晶体管密度，并实现更宽松的正面间距。

更重要的是，英特尔18A采用了两项行业最先进技术：RibbonFET全环绕栅极晶体管（GAA）和PowerVia背面供电网络。通过这两项技术，18A实现了从“单纯晶体管缩微”向“系统级功率与信号优化”的转变，从而在性能、能效和电压稳定性上具有明显优势。

6月16日，在2026年VLSI（超大规模集成电路）国际研讨会上，英特尔代工（Intel Foundry）正式披露，英特尔18A-P增强版已进入风险试产阶段，它比基础18A再提升9%性能（同功耗）或18%功耗降低（同性能），同时具备增强的热特性，在芯片设计上也更灵活。

目前，全球先进逻辑芯片制造商的第一梯队仍然是：英特尔、台积电和三星电子。SemiAnalysis指出，与这些先进制造商相比，尽管中芯国际在数值测量结果上有所突破，但在实际性能、生产成本、工艺成熟度与量产能力等方面，仍与国际主流先进工艺存在4—5年的差距。

值得一提的是，中芯国际N+3工艺在特定指标上“超越英特尔”与华为提出“韬（τ）定律”（Tau Scaling Law）技术路线有直接且深刻的关联。

5月25日，华为半导体业务部总裁何庭波在IEEE ISCAS 2026国际会议上正式提出韬定律，以“时间缩微”（τ Scaling）替代传统摩尔定律的“几何缩微”（单纯晶体管尺寸缩小），并宣称这是中国企业在全球半导体领域首次提出的全新产业指导原则。

即通过将逻辑电路进行“折叠”/垂直堆叠优化，缩短关键路径的布线距离，减少电阻-电容负载（RC delay），从而压缩信号传播时间，达到系统性降低时间常数τ（主要是信号传播时延），从而持续提升性能、晶体管有效密度和能效。

这样就可以不依赖最先进EUV工艺节点，通过系统级集成和架构调整来进行性能提升。而中芯国际N+3在金属布线间距指标上的提升，就是为逻辑电路折叠提供工艺基础（更密的布线有利于折叠后的信号传输优化）。

华为提出的所谓韬定律，其核心思路是：在芯片制造工艺被卡脖子、难以继续做出更小晶体管的情况下，转而利用LogicFolding（逻辑折叠）等技术，优化内部链接，让信号连接的路径更短，整体功能更紧凑，实现“时间缩微”。

这的确是一条可行的技术路线，但并非跨时代新技术，国外几十年前就已经开始研究了。早在1964年，美国德州仪器实验室就提出了这个思路，即当芯片尺寸缩小到极限后通过改变架构来继续提升性能，也就是说，把芯片做成立体的三维结构。

1981—1990年，日本的NEC、夏普、富士通等公司先后研制出采用3D RSA（堆叠阵列）和TSV（硅通孔）技术的堆叠芯片产品，率先将堆叠芯片的想法变成了真实产品。

2018年，AMD推出了其第一代基于3D堆叠技术的商用产品，并逐步实现规模化量产。

既然国外研究和产品化起步更早，为什么一直没有把韬定律当成主流研究方向呢？答案是韬定律在技术上有几个先天短板难以彻底解决。

第一个是散热问题。大量晶体管和连接线路堆叠在很小的空间里，热量被层层结构包在中间，散热信道严重受阻。长期高温会加快元器件老化，严重影响芯片的使用寿命。而采用高导热材料、复杂的散热结构和热隔离设计，又会大幅增加硬件成本和设计难度。

第二个是信号完整性和电磁干扰加剧问题。堆叠结构（3D-IC、TSV、先进封装、多层互连）会增加寄生电容和寄生电阻，在高频（尤其是GHz以上）工作时信号损耗加剧，电磁辐射和敏感性增加，最终导致功耗上升、发热增加、芯片和电池耐用性下降。

第三个是物理尺寸限制。韬定律依靠逻辑折叠和3D堆叠来提升性能，这会增加芯片的整体体积。因此，它更适合服务器、数据中心和大型设备等对空间要求不高的场景，但对于可穿戴设备、微型传感器、植入式医疗芯片等体积高度敏感的领域，则难以适用。

在中国半导体产业在先进制造设备受限的背景下，中芯国际N+3工艺与华为韬定律形成了“工艺基础+系统架构”的互补关系。中芯国际通过DUV多重曝光、工艺优化和设计协同，继续推进晶体管微缩和部分工艺参数优化，本质上仍在延续传统摩尔定律的发展路径。

所谓韬定律更像是一种营销化的概念包装，它所提出的技术路线是基于当下没有EUA光刻机下的一种妥协方案。换句话说，韬定律是在当前先进制程受限下的无奈选择。将其吹嘘为“新突破、颠覆性创新”，更多是宣传的需要，而非对技术的客观总结。

责任编辑：高义#